UCIe: de universele stekker tussen chiplets

Bijgewerkt: 26 september 2026 · 6 min leestijd

Open een moderne processor en je vindt niet langer één stuk silicium, maar vaak een mozaïek van kleinere chips die samen in één behuizing zijn verpakt. Zulke deelchips heten chiplets: kleine, gespecialiseerde bouwstenen die samen de functie van een complete processor vervullen. Het probleem is dat elke chipfabrikant tot voor kort zijn eigen, gesloten manier had om die chiplets met elkaar te laten praten. UCIe, kort voor Universal Chiplet Interconnect Express, is een poging om daar een universele, open verbinding voor te maken: een gedeelde taal en fysieke aansluiting waarmee chiplets van verschillende fabrikanten toch met elkaar kunnen samenwerken.

Vergelijk het met usb. Voordat usb bestond, had elke fabrikant van printers, muizen en schijven zijn eigen stekker en protocol; je kon een muis van het ene merk niet zomaar op een willekeurige pc aansluiten. Usb loste dat op met één gedeelde standaard voor iedereen. UCIe probeert hetzelfde te doen, maar dan op de kleinst mogelijke schaal: niet tussen apparaten op je bureau, maar tussen piepkleine chips binnenin één processorbehuizing, over afstanden van slechts enkele millimeters tot een paar centimeter.

Wat is het precies?

Om te begrijpen wat UCIe doet, helpt het om drie lagen te onderscheiden, ongeveer zoals bij een gesprek tussen twee mensen: de stem waarmee je spreekt, de afspraken over wie wanneer aan het woord is, en de taal die je daadwerkelijk gebruikt.

De onderste laag is de fysieke laag, ook wel PHY genoemd: de daadwerkelijke elektrische bedrading tussen twee chiplets, met honderden piepkleine metalen sporen die bits als elektrische signalen versturen. UCIe kent hiervoor twee varianten. De eerste, voor een gewone verpakking op een standaard substraat, werkt over iets grotere afstanden van enkele centimeters en is goedkoper te produceren. De tweede, voor geavanceerde verpakkingstechnieken zoals Intels Foveros of TSMC's CoWoS, waarbij chiplets extreem dicht op elkaar of op een dunne siliciumtussenlaag worden geplaatst, werkt over afstanden van hooguit een paar millimeter, maar haalt daardoor een veel hogere bandbreedte per vierkante millimeter.

Daarboven zit de die-to-die-adapterlaag, die zorgt voor betrouwbaarheid: foutcontrole, het opnieuw versturen van beschadigde data en het beheren van de verbinding, ongeveer zoals een netwerkkaart in een computer data-integriteit bewaakt.

Helemaal bovenaan zit de protocollaag, die bepaalt welke taal de chiplets precies spreken. Hier koos UCIe bewust voor hergebruik in plaats van iets nieuws uit te vinden: de standaard ondersteunt PCIe, het protocol dat ook grafische kaarten en ssd's met een processor verbindt, en CXL (Compute Express Link), een protocol voor het delen van geheugen tussen chips. Daarnaast is er een eenvoudige streaming-modus voor fabrikanten die hun eigen, propriëtaire protocol willen laten meeliften over de UCIe-bedrading. Dat hergebruik is bewust gekozen: chipontwerpers kennen PCIe en CXL al goed, en bestaande software hoeft niet te worden aangepast.

Het resultaat is een gelaagd systeem waarbij fabrikanten onderling kunnen mixen: fabrikant A kan in principe de fysieke laag van fabrikant B gebruiken zolang beiden zich aan de UCIe-specificatie houden, net zoals twee laptops van verschillende merken via dezelfde usb-kabel kunnen communiceren.

Wat wil men ermee bereiken?

De directe aanleiding is een economisch en technisch probleem waar de chipindustrie al langer tegenaan loopt. Transistors steeds kleiner maken, de bekende wet van Moore, wordt met elke generatie duurder en moeilijker. Tegelijk geldt: hoe groter een stuk silicium, hoe groter de kans dat er ergens een productiefout in zit en het hele stuk onbruikbaar wordt, de zogeheten yield daalt dan. Door een grote chip op te knippen in meerdere kleinere chiplets, stijgt de yield per stukje silicium aanzienlijk, en kunnen defecte chiplets apart worden weggegooid in plaats van een hele, dure chip.

Chiplets bieden ook flexibiliteit: een fabrikant kan het rekenkundige hart van een chip op het nieuwste, duurste productieproces laten maken, terwijl minder kritieke onderdelen, zoals invoer- en uitvoerschakelingen, op een ouder en goedkoper proces blijven. Zonder gedeelde standaard moest elke fabrikant echter zijn eigen, gesloten interconnect ontwikkelen om die chiplets te verbinden, wat leidt tot vendor lock-in: chiplets van bedrijf A werken domweg niet samen met die van bedrijf B.

UCIe wil die versnippering doorbreken door een open markt van chiplets te creëren, vergelijkbaar met hoe je vandaag geheugen, videokaarten en opslag van verschillende merken in één pc kunt combineren dankzij gedeelde slot- en busstandaarden. Op termijn zou dit moeten leiden tot kortere ontwikkeltijden, lagere kosten en meer keuzevrijheid, bijvoorbeeld een gespecialiseerde chiplet voor kunstmatige intelligentie van het ene bedrijf naast een generieke processorkern van een ander bedrijf, samengebracht in dezelfde behuizing.

Voorbeelden uit de praktijk

UCIe werd in maart 2022 gelanceerd door een groep grote chipbedrijven, waaronder Intel, AMD, Arm, Qualcomm, TSMC, Samsung, Google en Meta. Later dat jaar richtten deze partijen een formeel, non-profit UCIe Consortium op om de standaard verder te beheren en te certificeren, ongeveer zoals de PCI-SIG dat al jaren doet voor de PCIe-standaard.

Intel is een van de meest zichtbare aanjagers: het bedrijf gebruikt zijn eigen geavanceerde verpakkingstechnieken, Foveros en EMIB, al langer om chiplets te combineren, en positioneert UCIe nadrukkelijk als de open, industriebrede opvolger daarvan voor toekomstige generaties processoren.

AMD paste het principe van chiplets al veel eerder toe in zijn Ryzen- en Epyc-processoren, via een eigen, gesloten verbinding genaamd Infinity Fabric. AMD is founding member van UCIe en heeft aangegeven de open standaard te willen gebruiken voor verbindingen tussen chiplets van verschillende partijen, naast zijn interne Infinity Fabric.

TSMC, 's werelds grootste chipfabrikant op contractbasis, heeft UCIe geïntegreerd in zijn zogeheten 3DFabric-ecosysteem van verpakkingstechnieken, waaronder CoWoS en InFO, zodat klanten die bij TSMC laten produceren UCIe-compatibele chiplets kunnen laten maken.

Kleinere, gespecialiseerde bedrijven zoals het Amerikaanse Eliyan leveren losse UCIe-bouwblokken, kant-en-klare ontwerpen van vooral de fysieke laag, die chipontwerpers kunnen inkopen in plaats van zelf te ontwikkelen. Op vakbeurzen zoals Hot Chips en DesignCon zijn de afgelopen jaren meerdere demonstraties getoond waarbij chiplets met UCIe-technologie van verschillende IP-leveranciers daadwerkelijk met elkaar konden communiceren, een belangrijke praktijktest voor een interoperabiliteitsstandaard die nog moet bewijzen dat hij werkt tussen partijen die elkaars interne ontwerp niet kennen.

Hoe ver is de techniek?

UCIe is relatief jong. De eerste specificatie, versie 1.0, verscheen in maart 2022 en legde de basisarchitectuur vast: de fysieke laag, de adapterlaag en ondersteuning voor PCIe en CXL. Daarna volgden uitbreidingen. Versie 1.1 voegde onder meer verbeteringen voor testbaarheid en betrouwbaarheid toe, en versie 2.0 breidde de standaard uit met ondersteuning voor 3D-stapeling, waarbij chiplets letterlijk boven op elkaar worden geplaatst, en voor grotere systemen met meerdere chiplets tegelijk. Het consortium heeft daarna ook een versie 3.0 aangekondigd, gericht op hogere datasnelheden en op langere-afstandverbindingen via zogeheten retimers. Exacte publicatiedata en versienummers worden door het consortium periodiek bijgewerkt; voor de meest actuele stand is de officiële website leidend.

Wat betreft daadwerkelijke toepassing loopt de praktijk nog achter op het papier. De meeste zichtbare resultaten tot nu toe zijn interoperabiliteitsdemo's op vakbeurzen en kant-en-klare IP-blokken van toeleveranciers, niet massaal verkochte eindproducten waarin chips van totaal verschillende merken via UCIe met elkaar praten. Binnen één bedrijf, zoals bij AMD's Infinity Fabric of Intels eigen verpakkingstechnieken, bestaat chiplet-ontwerp al langer en werkt het aantoonbaar goed. De eigenlijke belofte van UCIe, namelijk dat chiplets van volledig verschillende fabrikanten probleemloos kunnen samenwerken, moet zich in commerciële producten echter nog grotendeels bewijzen. Belangrijke obstakels zijn onder meer thermisch beheer, want veel kleine, dicht opeengepakte chips genereren geconcentreerde warmte, het testen en certificeren van interoperabiliteit tussen verschillende leveranciers, en de kosten en complexiteit van de geavanceerde verpakkingstechnieken die nodig zijn om de kortste-afstandvariant van UCIe optimaal te benutten.

Wie werken eraan?

Het UCIe Consortium wordt bestuurd door een kerngroep van grote chipbedrijven. Intel, AMD, Arm, Qualcomm, TSMC en Samsung vormden de kern van de oprichters, aangevuld met cloudbedrijven als Google en Meta, die als grote afnemers van chips belang hebben bij meer keuzevrijheid en lagere kosten. Ook Microsoft is bij het consortium betrokken. Naast deze grote namen zijn er tientallen kleinere leden bijgekomen, waaronder gespecialiseerde IP-leveranciers zoals Synopsys, Cadence en Eliyan, die de bouwstenen leveren waarmee chipontwerpers UCIe daadwerkelijk kunnen implementeren, en assemblagebedrijven zoals ASE Group, die de fysieke verpakking van chiplets verzorgen.

Geografisch is de ontwikkeling sterk geconcentreerd rond de Verenigde Staten, met bedrijven als Intel, AMD, Qualcomm, Google, Meta en Microsoft, Taiwan met TSMC, en Zuid-Korea met Samsung. Arm is als ontwerpbedrijf in het Verenigd Koninkrijk geworteld. Er is geen aparte overheidsinstantie bij betrokken: UCIe is, net als eerdere standaarden als usb en PCIe, een door de industrie zelf opgezette en beheerde standaard.