Ontwerpregelcontrole (Design Rule Check): de bouwkeuring voor computerchips
Stel je voor dat je een bouwtekening naar de gemeente stuurt voordat je een huis mag bouwen. Een inspecteur controleert of muren dik genoeg zijn, of leidingen ver genoeg uit elkaar liggen en of trappen aan de veiligheidsnormen voldoen. Pas als alles klopt, mag de bouwer beginnen. Ontwerpregelcontrole, in het Engels design rule check of kortweg DRC, is precies zo'n keuring, maar dan voor de lay-out van een computerchip voordat die in een fabriek geproduceerd wordt.
Een moderne chip bestaat uit miljarden minuscule structuren: transistoren, metalen draadjes en contactpunten, allemaal op een oppervlak kleiner dan een postzegel. Voordat een chipfabriek zo'n ontwerp daadwerkelijk gaat maken, moet automatisch gecontroleerd worden of elk lijntje, elke afstand en elke overlap voldoet aan de technische spelregels van dat specifieke productieproces. Doet een ontwerper dat niet, dan loopt hij het risico dat de chip helemaal niet werkt, of dat de fabriek de order gewoon weigert.
Wat is het precies?
Ontwerpregelcontrole is onderdeel van wat in de chipindustrie physical verification heet, letterlijk "fysieke verificatie" van het ontwerp. Naast DRC horen daar ook LVS (Layout versus Schematic, dat controleert of de getekende lay-out elektrisch overeenkomt met het bedoelde schema) en ERC (Electrical Rule Check, gericht op elektrische fouten zoals kortsluiting) bij. DRC richt zich specifiek op de geometrie: de vorm, breedte en onderlinge afstand van alle structuren.
Een chipfabriek, in de industrie een foundry genoemd, levert aan ontwerpers een zogeheten PDK (Process Design Kit). Daarin staat onder andere een "design rule manual": een lijvig document met duizenden regels. Voorbeelden van zulke regels zijn de minimale breedte van een metalen draad, de minimale afstand tussen twee structuren, hoeveel een laag een andere laag minimaal moet overlappen ("enclosure"), en de minimale oppervlakte van een vorm.
Deze regels bestaan niet uit willekeur. Ze volgen rechtstreeks uit de natuurkundige grenzen van lithografie, het proces waarbij licht gebruikt wordt om patronen op een siliciumschijf ("wafer") te projecteren. Licht heeft een golflengte, en structuren die te dicht op elkaar of te smal getekend worden, kunnen simpelweg niet scherp genoeg geprojecteerd worden. Bij de kleinste moderne processtappen, vaak aangeduid met namen als "5nm", "3nm" of "2nm", is het belangrijk te weten dat deze getallen tegenwoordig vooral marketingnamen zijn: ze komen al lang niet meer overeen met een letterlijke fysieke afmeting op de chip, maar duiden globaal een generatie van het productieproces aan. Op deze geavanceerde niveaus komen bovendien technieken als multi-patterning kijken, waarbij één laag in meerdere belichtingsstappen wordt opgedeeld, wat weer extra regels en beperkingen met zich meebrengt.
In de praktijk wordt een chipontwerp beschreven in een bestandsformaat als GDSII, dat je kunt zien als een soort extreem gedetailleerde digitale bouwtekening met miljarden individuele vormen, verdeeld over tientallen lagen (voor transistoren, voor elke laag bedrading, enzovoort). Gespecialiseerde DRC-software doorzoekt deze lagen systematisch en vergelijkt elke vorm met de regels uit de PDK. Overtredingen, "violations" genoemd, worden gemarkeerd, waarna de ontwerper de lay-out aanpast. Dit is doorgaans een iteratief proces: pas als de laatste "clean" DRC-run geen overtredingen meer oplevert, is het ontwerp klaar voor de volgende stap richting productie.
Wat wil men ermee bereiken?
De inzet is vooral economisch en praktisch. Het maken van de "maskers" waarmee een chip daadwerkelijk geproduceerd wordt, is extreem kostbaar: voor de meest geavanceerde processen kan een complete maskerset vele miljoenen dollars kosten. Een fout die pas na productie aan het licht komt, is dus buitengewoon duur. DRC is bedoeld om zulke fouten al vroeg in het ontwerpproces op te sporen, ruim voordat er ook maar iets geproduceerd wordt.
Daarnaast speelt yield een grote rol: het percentage werkende chips dat van één wafer komt. Zelfs kleine ontwerpfouten kunnen ervoor zorgen dat een groot deel van de chips op een wafer niet functioneert, wat de kostprijs per werkende chip flink opdrijft. Door lay-outs vooraf grondig te controleren, wordt geprobeerd de yield zo hoog mogelijk te houden.
Er is ook een organisatorische reden voor het bestaan van DRC. Veel chipontwerpbedrijven, "fabless" bedrijven genoemd, bezitten zelf geen fabriek en laten hun ontwerpen produceren bij gespecialiseerde "pure-play foundries". Ontwerper en fabrikant zijn dus vaak twee volledig gescheiden bedrijven, soms zelfs op andere continenten. De design rules en de DRC-software vormen de gedeelde taal en het contract tussen beide partijen: als een ontwerp "DRC-clean" is volgens de regels van de foundry, weet de ontwerper dat het technisch produceerbaar is zonder dat hij de fabriek zelf hoeft te doorgronden.
Voorbeelden uit de praktijk
Calibre, oorspronkelijk ontwikkeld door Mentor Graphics en sinds de overname in 2017 onderdeel van Siemens (nu opererend als Siemens EDA), geldt al decennia als de facto industriestandaard voor "signoff DRC", de laatste, beslissende controle voordat een ontwerp naar productie gaat. Grote foundries zoals TSMC certificeren hun PDK's doorgaans specifiek voor Calibre.
Naast Calibre bieden ook Synopsys (met IC Validator) en Cadence Design Systems (met het Pegasus Verification System) concurrerende commerciële DRC-tools aan. Deze drie bedrijven worden in de sector vaak gezamenlijk "de grote drie" van de EDA-industrie (Electronic Design Automation) genoemd, de tak van software specifiek gericht op chipontwerp.
Voor kleinere ontwerpers, academici en hobbyisten bestaat KLayout, een gratis en open-source lay-outviewer en -editor met eigen DRC-scriptmogelijkheden. Het wordt veel gebruikt in onderwijs en bij kleinschalige of open-source chipprojecten, waar de licentiekosten van commerciële tools een drempel zouden vormen.
Een ander voorbeeld is het OpenROAD-project, een open-source poging om een volledige geautomatiseerde ontwerpflow te bouwen, van digitale schakeling tot kant-en-klaar GDSII-bestand. Het project is mede voortgekomen uit Amerikaanse onderzoeksprogramma's rond chipontwerp eind jaren 2010 en bevat onder meer functionaliteit voor automatische DRC-controle en -herstel, met als achterliggend doel chipontwerp toegankelijker te maken voor partijen die zich geen dure commerciële licenties kunnen veroorloven.
Meer in het algemeen geldt: vrijwel elke commercieel geproduceerde chip, van smartphoneprocessors tot geheugenchips, doorloopt een DRC-signoff-traject bij de betrokken foundry voordat de productiemaskers worden gemaakt. Het is geen exotische techniek voor een enkel bedrijf, maar een standaardstap die in de hele industrie wordt toegepast.
Hoe ver is de techniek?
Ontwerpregelcontrole is geen nieuwe of experimentele technologie; het bestaat al sinds de begindagen van geïntegreerde chipschakelingen en is inmiddels een volwassen, gestandaardiseerd onderdeel van elk chipontwerptraject. Wat wel voortdurend verandert, is de complexiteit. Waar regelsets ooit uit enkele honderden regels bestonden, tellen ze bij de nieuwste processen inmiddels vele duizenden regels, mede door de extra beperkingen die geavanceerde lithografietechnieken met zich meebrengen.
Die groeiende complexiteit brengt praktische obstakels met zich mee. Een volledige DRC-run op een complexe, moderne chip kan uren tot dagen duren, zelfs op grote rekenclusters, simpelweg omdat er miljarden vormen tegen duizenden regels afgezet moeten worden. Dit maakt het ontwerpproces traag en rekenintensief.
Een zichtbare trend is dat EDA-bedrijven en onderzoekers experimenteren met kunstmatige intelligentie en machine learning om dit proces te versnellen: bijvoorbeeld door software te trainen om vroegtijdig "hotspots" te herkennen, plekken die waarschijnlijk tot regelovertredingen zullen leiden, nog voordat een volledige, tijdrovende DRC-run nodig is, of om lay-outs automatisch te laten voorstellen die al grotendeels aan de regels voldoen. Hoe snel en hoe breed dit soort technieken de bestaande, beproefde methoden gaat vervangen, is nog niet met zekerheid te zeggen; vooralsnog functioneren ze vooral als hulpmiddel naast, niet in plaats van, de klassieke regelgebaseerde controle.
Een ander obstakel is minder technisch en meer commercieel: de exacte design rules van geavanceerde processen zijn vertrouwelijke bedrijfsinformatie. Foundries delen hun volledige PDK meestal alleen onder een geheimhoudingsovereenkomst (NDA) met betalende klanten. Dat maakt het voor open-source projecten lastig om DRC-ondersteuning te bieden voor de allernieuwste, meest geavanceerde processen; open-source tools als KLayout en OpenROAD richten zich daardoor vaak op oudere of meer open procestechnologieën.
Wie werken eraan?
De ontwikkeling van commerciële DRC-software wordt gedomineerd door drie Amerikaanse EDA-bedrijven: Siemens EDA (met Calibre, na de Duitse overname van het oorspronkelijk Amerikaanse Mentor Graphics), Synopsys en Cadence Design Systems.
De design rules zelf worden opgesteld door de grote chipfabrieken: TSMC in Taiwan, veruit de grootste "pure-play" foundry ter wereld, Samsung Foundry in Zuid-Korea, en de Amerikaanse spelers Intel Foundry en GlobalFoundries.
Aan de open-source kant is vooral het Amerikaanse, academisch geworteld OpenROAD-project van belang, met betrokkenheid van diverse Amerikaanse universiteiten en steun vanuit onderzoeksprogramma's gericht op het verlagen van de drempel tot chipontwerp. KLayout wordt onderhouden als onafhankelijk open-source project rond een kleine kernontwikkelaarsgroep.