Heterogene chipverpakking: losse chips die samen één geheel vormen
Stel je een computerchip niet langer voor als één enkel stukje silicium, maar als een stad die is opgebouwd uit meerdere wijken die apart zijn gebouwd en daarna tegen elkaar zijn geplaatst. Elke wijk heeft zijn eigen specialisatie: de ene is goed in rekenen, de andere in geheugen, weer een andere in het aansturen van beeldschermen. Dat is in de kern wat heterogene chipverpakking is: in plaats van alle functies op één groot stuk silicium te bakken, worden meerdere kleinere, gespecialiseerde chips ("chiplets" genoemd) apart gemaakt en vervolgens in één behuizing samengevoegd tot één werkend geheel.
Het woord "heterogeen" verwijst naar het feit dat die losse onderdelen vaak verschillend zijn: ze kunnen van verschillende fabricageprocessen komen, van verschillende fabrikanten, en zelfs verschillende materialen gebruiken. Een chip voor kunstmatige intelligentie kan bijvoorbeeld rekenkernen combineren die zijn gemaakt met de nieuwste, dure productietechniek, naast geheugenchips die met een oudere, goedkopere techniek zijn gemaakt. Door ze slim te combineren in één pakket, ontstaat een chip die presteert als één groot geheel, terwijl de onderdelen apart en efficiënter zijn geproduceerd.
Wat is het precies?
Traditioneel werd een computerchip als één ononderbroken stuk silicium gemaakt: een "monolithisch" ontwerp. Alle onderdelen, van rekenkernen tot geheugencontrollers, zaten op hetzelfde stukje wafer (de dunne schijf silicium waarop chips worden gedrukt). Naarmate chips complexer werden, groeide ook de kans dat er ergens een productiefoutje in zo'n groot ontwerp zat, waardoor de hele chip onbruikbaar werd. Bovendien werd het steeds duurder om alle functies op de nieuwste, fijnste procestechnologie te maken, ook de onderdelen die daar weinig baat bij hebben.
Bij heterogene verpakking wordt dat grote ontwerp opgeknipt in kleinere, losse chiplets. Elke chiplet wordt apart geproduceerd, getest, en pas goedgekeurd als hij foutloos werkt ("known good die"). Daarna worden de chiplets samengevoegd op een gedeeld drager, vaak een interposer genoemd: een soort tussenlaag met minuscule bedrading die de chiplets onderling verbindt. Dat kan naast elkaar ("2,5D"-verpakking, zoals TSMC's CoWoS-techniek) of gestapeld boven op elkaar ("3D"-verpakking, zoals Intels Foveros).
De verbindingen tussen chiplets moeten razendsnel en energiezuinig zijn, anders verlies je het voordeel van de aparte productie weer. Daarvoor zijn nieuwe technieken ontwikkeld, zoals hybride bonden, waarbij koperen contactpunten van twee chips letterlijk aan elkaar worden gelast op microscopisch niveau, zonder tussenlaag van soldeer. Ook is er een open industriestandaard, UCIe (Universal Chiplet Interconnect Express), die vastlegt hoe chiplets van verschillende fabrikanten met elkaar kunnen communiceren, vergelijkbaar met hoe USB een standaard is voor het aansluiten van randapparatuur.
Wat wil men ermee bereiken?
De belangrijkste drijfveer is economisch. Grote, monolithische chips hebben een hoger risico op productiefouten: hoe groter het oppervlak, hoe groter de kans dat er ergens een defect ontstaat tijdens het fabricageproces. Door een chip op te splitsen in kleinere stukken, blijft een defect beperkt tot één chiplet, die je kunt weggooien zonder de rest van het ontwerp te verliezen. Dat verhoogt de zogeheten yield, het percentage bruikbare chips per wafer, en verlaagt de kosten.
Een tweede doel is het combineren van het beste van meerdere werelden. Niet elk onderdeel van een chip heeft baat bij de nieuwste, duurste procestechnologie. Rekenkernen profiteren sterk van kleinere transistors, maar bijvoorbeeld invoer/uitvoer-schakelingen (die data naar buiten sturen) nauwelijks. Door alleen de onderdelen die er baat bij hebben op het nieuwste proces te maken en de rest op goedkopere, oudere processen, bespaar je geld zonder in te leveren op prestaties.
Ten derde speelt de vertraging van Wet van Moore een rol: de decennialange trend dat transistors steeds kleiner en goedkoper werden, vertraagt. Heterogene verpakking biedt een manier om chips toch krachtiger te maken, niet door transistors kleiner te maken, maar door slimmer te combineren en te stapelen. Sommige ingenieurs noemen dit "More than Moore": vooruitgang zoeken buiten het klassieke pad van kleinere transistors.
Voorbeelden uit de praktijk
AMD was een vroege pionier: sinds de Zen 2-architectuur uit 2019, gebruikt in de Ryzen 3000-serie en de EPYC "Rome"-serverchips, bestaan AMD's processoren uit meerdere rekenchiplets die via een eigen verbindingstechniek, Infinity Fabric, communiceren met een centrale input/output-chip.
Intel introduceerde in 2020 zijn Foveros 3D-stapeltechniek in de Lakefield-chip, en bouwde dit in 2023 verder uit met Meteor Lake, een laptopprocessor die is opgebouwd uit losse "tiles" voor rekenkracht, grafische verwerking, systeemfuncties en input/output, gecombineerd met zowel Foveros (stapelen) als EMIB (naast elkaar verbinden via een kleine ingebedde brug).
Apple gebruikte in 2022 zijn zelfontwikkelde UltraFusion-verbinding om twee M1 Max-chips samen te voegen tot de M1 Ultra, die door de software en de gebruiker als één enkele chip wordt herkend.
TSMC's CoWoS-verpakkingstechniek (Chip-on-Wafer-on-Substrate) wordt gebruikt om Nvidia's AI-chips, zoals de A100 en H100, te combineren met razendsnel HBM-geheugen (High Bandwidth Memory) dat vlak naast de rekenchip is geplaatst. Deze combinatie is essentieel gebleken voor de huidige golf van AI-toepassingen.
AMD's Instinct MI300-serie uit 2023 gaat nog verder: hierin worden reken- en grafische chiplets én stapels HBM-geheugen samengebracht in één pakket, met een mix van 2,5D- en 3D-verpakkingstechnieken, om een chip te maken die zowel als processor als grafische versneller kan functioneren.
Hoe ver is de techniek?
Heterogene chipverpakking is geen toekomstmuziek meer: het wordt vandaag de dag al op grote schaal toegepast in serverprocessors, AI-versnellers en, in mindere mate, in consumentenchips. Toch is de techniek volop in ontwikkeling en zeker niet probleemloos.
Een belangrijk obstakel is warmteafvoer. Wanneer chips dicht op elkaar of boven elkaar worden gestapeld, wordt het lastiger om de warmte die ze produceren weg te voeren, zeker bij chips die al veel stroom verbruiken zoals AI-versnellers. Een tweede uitdaging is de productiecapaciteit voor geavanceerde verpakking zelf: TSMC's CoWoS-lijnen waren in 2023 en 2024 een van de belangrijkste knelpunten in de levering van Nvidia's AI-chips, ondanks forse investeringen om die capaciteit uit te breiden.
Ook de standaardisatie is nog volop in beweging. De UCIe-standaard, gelanceerd in maart 2022 door een consortium van onder meer Intel, AMD, Arm, Qualcomm, TSMC, Samsung, Google, Meta en Microsoft, moet ervoor zorgen dat chiplets van verschillende fabrikanten straks probleemloos kunnen samenwerken, vergelijkbaar met hoe pc-onderdelen van verschillende merken samenwerken. De eerste versie werkt, maar brede, praktische uitwisselbaarheid tussen chiplets van concurrerende bedrijven bestaat in de praktijk nog nauwelijks; de meeste huidige producten combineren chiplets van één en dezelfde fabrikant.
Ten slotte vergt het ontwerpen van chiplet-gebaseerde chips andere gereedschappen en werkwijzen dan het ontwerpen van monolithische chips, en die ontwerpsoftware (EDA-tools) is nog volop in ontwikkeling. Kortom: de basistechniek werkt aantoonbaar, maar de industrie is nog zoekende naar de meest efficiënte, betaalbare en breed toepasbare manier om ze in te zetten.
Wie werken eraan?
Taiwan speelt een sleutelrol via TSMC, 's werelds grootste chipfabrikant, dat met zijn CoWoS- en InFO-verpakkingstechnieken een groot deel van de geavanceerde AI-chips van klanten zoals Nvidia en AMD verpakt. Ook Taiwanese bedrijven gespecialiseerd in verpakking en testen, zogeheten OSAT's (outsourced semiconductor assembly and test) zoals ASE Technology Holding, spelen een grote rol in de keten.
In de Verenigde Staten investeren Intel, AMD en Nvidia zwaar in eigen verpakkingstechnieken. Intel positioneert zijn Foveros- en EMIB-technieken bovendien als dienst voor andere chipbedrijven via zijn foundry-tak. De Amerikaanse CHIPS Act uit 2022 trekt daarnaast gericht geld uit voor onderzoek naar geavanceerde verpakking, onder meer via het National Advanced Packaging Manufacturing Program, om te voorkomen dat de VS voor deze cruciale stap afhankelijk blijft van Aziatische toeleveranciers.
Samsung ontwikkelt met zijn X-Cube-technologie een eigen aanpak voor 3D-chipstapeling. In Europa is het Belgische onderzoeksinstituut imec een belangrijke speler: het werkt samen met chipfabrikanten wereldwijd aan fundamentele technieken zoals hybride bonden, en de Europese Chips Act uit 2023 besteedt eveneens aandacht aan verpakkingstechnologie als onderdeel van de Europese ambitie om minder afhankelijk te worden van chipproductie elders.