Geheugencontroller: de verkeersregelaar tussen processor en geheugen

Elke keer dat een computer iets doet — een video afspelen, een webpagina laden, een spel renderen — moet de processor razendsnel gegevens ophalen uit en wegschrijven naar het werkgeheugen (RAM). Die uitwisseling verloopt niet vanzelf: er is een schakel nodig die precies bijhoudt waar welke data staat, wanneer het geheugen even moet 'rusten' en hoe meerdere aanvragen tegelijk afgehandeld worden zonder dat alles vastloopt. Die schakel heet de geheugencontroller.

Een handige vergelijking is die van een bibliothecaris in een enorme, snel draaiende bibliotheek. De processor is de lezer die voortdurend boeken (data) opvraagt en teruglegt. De bibliothecaris (de geheugencontroller) kent de plattegrond van de boekenkasten (het geheugenadres), weet hoe lang het duurt om een boek te pakken, en zorgt dat meerdere verzoeken efficiënt na elkaar worden afgehandeld zonder chaos. Zonder deze tussenpersoon zou de processor zelf moeten uitzoeken hoe het fysieke geheugen werkt — een trage en foutgevoelige aanpak.

Wat is het precies?

Het werkgeheugen van een computer bestaat doorgaans uit DRAM (dynamic random access memory), vaak in de vorm van DDR-geheugen (double data rate). DRAM slaat elk bitje informatie op in een piepklein condensatortje dat voortdurend leegloopt en daarom periodiek 'ververst' moet worden — anders raakt de data verloren. De geheugencontroller regelt dit hele proces: hij bepaalt de timing van lees- en schrijfopdrachten, stuurt de verplichte refresh-cycli aan, en vertaalt geheugenadressen naar de juiste fysieke locatie op de geheugenchips.

Daarnaast bewaakt de controller de geheugenkanalen: aparte datapaden tussen processor en geheugenmodules. Meer kanalen betekenen meer bandbreedte, vergelijkbaar met meer rijstroken op een snelweg. Moderne desktopprocessors hebben doorgaans twee kanalen, serverchips vaak acht of meer.

Historisch gezien zat de geheugencontroller buiten de processor, in een apart chipje op het moederbord dat de northbridge werd genoemd. Dat veranderde toen AMD in 2003 met de Athlon 64 de controller in de processor zelf integreerde — de zogeheten integrated memory controller (IMC). Intel volgde in 2008 met de Nehalem-architectuur. Door de controller dichter bij de rekenkernen te plaatsen, daalt de latency (de wachttijd tussen aanvraag en antwoord) aanzienlijk, omdat het signaal een kortere weg hoeft af te leggen.

Voor toepassingen waar betrouwbaarheid cruciaal is, zoals servers, ondersteunen geheugencontrollers vaak ECC (error-correcting code): extra controlebits die kleine fouten in het geheugen automatisch detecteren en herstellen, veroorzaakt door bijvoorbeeld kosmische straling of elektrische ruis.

Wat wil men ermee bereiken?

De belangrijkste drijfveer achter de ontwikkeling van geheugencontrollers is simpel: processors worden steeds sneller, maar geheugen kan die snelheid niet altijd bijbenen. Dit staat bekend als de 'memory wall' — de rekenkern staat werkloos te wachten tot data uit het geheugen arriveert. Betere controllers proberen dit gat te verkleinen door hogere bandbreedte, lagere latency en slimmere planning van geheugentoegang.

Een tweede doel is energie-efficiëntie. Geheugentoegang kost relatief veel stroom, zeker in datacenters met duizenden servers. Efficiëntere controllers die onnodige refresh-cycli vermijden of geheugen slim in slaapstand zetten, dragen bij aan lagere energiekosten.

Een nieuwere ambitie is het delen van geheugen tussen chips of zelfs tussen servers, bekend als memory disaggregation of memory pooling. In traditionele servers is geheugen vast gekoppeld aan één processor; als die processor niet al het geheugen gebruikt, ligt capaciteit stil. Door geheugen flexibel te poolen en toe te wijzen waar het nodig is, hopen datacenterexploitanten kosten te besparen en hardware efficiënter te benutten.

Voorbeelden uit de praktijk

DDR5 (JEDEC-standaard, 2020): de branchevereniging JEDEC publiceerde in 2020 de DDR5-standaard, die hogere bandbreedte en verbeterde energie-efficiëntie biedt ten opzichte van DDR4. DDR5-controllers splitsen elk geheugenmodule intern in twee onafhankelijke kanalen, wat de parallelle verwerking verbetert.

Compute Express Link (CXL): in 2019 richtten grote chipbedrijven het CXL-consortium op om een open standaard te creëren waarmee processors, geheugen en versnellers via een snelle verbinding data en geheugen kunnen delen. CXL 2.0 (2020) voegde ondersteuning voor memory pooling toe; CXL 3.0/3.1 (2022-2023) breidde dit verder uit naar complexere, gedeelde geheugentopologieën in datacenters.

Apple's unified memory architecture (vanaf 2020): met de M1-chip introduceerde Apple een architectuur waarbij CPU, GPU en andere onderdelen via één gedeelde geheugencontroller toegang hebben tot hetzelfde fysieke geheugen, in plaats van gescheiden geheugenpools. Dit vermindert de noodzaak om data tussen CPU- en GPU-geheugen te kopiëren, wat in latere M2- en M3-chips is doorontwikkeld.

High Bandwidth Memory (HBM): sinds de JEDEC-standaardisatie in 2013 gebruiken fabrikanten als AMD en Nvidia HBM in high-end GPU's en AI-versnellers. HBM stapelt geheugenchips verticaal en gebruikt zeer brede, korte verbindingen naar een gespecialiseerde controller, wat extreme bandbreedte mogelijk maakt op een klein oppervlak.

CXL-geheugenmodules van geheugenfabrikanten (2023-2024): bedrijven als Samsung, SK Hynix en Micron brachten de afgelopen jaren CXL-geheugenmodules op de markt die servers in staat stellen extra geheugencapaciteit toe te voegen buiten de traditionele geheugensloten om, aangestuurd via CXL-compatibele controllers.

Hoe ver is de techniek?

Geïntegreerde geheugencontrollers zoals die in gewone pc's, laptops en smartphones zitten, zijn volwassen technologie: al ruim twintig jaar gangbaar en continu incrementeel verbeterd met elke nieuwe DDR-generatie. Hier is weinig onzekerheid; de techniek werkt betrouwbaar en wordt jaarlijks verfijnd.

Minder uitgekristalliseerd is memory disaggregation via CXL. Hoewel de standaard sinds 2019 bestaat en er inmiddels commerciële producten zijn, staat grootschalige toepassing in datacenters nog in een vroege fase. Belangrijke obstakels zijn de extra latency die ontstaat wanneer geheugen niet direct aan de processor vastzit maar via een externe verbinding wordt benaderd, en het feit dat besturingssystemen en software nog moeten leren omgaan met dit soort 'verweg' geheugen zonder dat applicaties daar last van hebben. Grote cloudbedrijven experimenteren wel actief, maar brede productie-inzet is nog beperkt.

Wie werken eraan?

Aan de kant van processorontwerp zijn Intel, AMD en ARM de belangrijkste partijen die geheugencontrollers ontwerpen en integreren in hun chips; Apple doet dit voor zijn eigen Apple Silicon-lijn. Geheugenfabrikanten Samsung, SK Hynix en Micron ontwikkelen zowel de geheugenchips als bijbehorende controllertechnologie, inclusief nieuwe CXL-producten.

Gespecialiseerde chipontwerpbedrijven als Synopsys en Cadence leveren de onderliggende 'IP-blokken' (herbruikbare ontwerpen) voor geheugencontrollers die andere bedrijven in hun chips verwerken. Standaardisatie gebeurt via JEDEC, de branchevereniging die DDR- en HBM-specificaties vaststelt, en via het CXL-consortium voor de nieuwere pooling-standaarden. Grote cloudproviders zoals Google, Meta en Microsoft zijn actief betrokken bij het testen en mede-ontwikkelen van memory-pooling-toepassingen, omdat zij het meeste te winnen hebben bij efficiënter geheugengebruik in hun datacenters.

Verder lezen

• JEDEC — de branchevereniging die DDR- en HBM-geheugenstandaarden vaststelt
• CXL Consortium — officiële site van de Compute Express Link-standaard voor geheugen- en apparaatdeling
• Synopsys — leverancier van geheugencontroller-IP en achtergrondinformatie over chipontwerp
• AMD — informatie over processorarchitecturen met geïntegreerde geheugencontrollers
• Intel — documentatie en achtergrond over geheugentechnologie in Intel-processors