Chipverpakking: hoe kleine bouwstenen samen één krachtige chip vormen

Bijgewerkt: 5 augustus 2026 · 7 min leestijd

Als je aan een computerchip denkt, zie je waarschijnlijk een klein zwart vierkantje met pinnetjes. Dat zwarte blokje is niet de chip zelf, maar de verpakking eromheen. De eigenlijke chip — een plakje silicium met miljarden minuscule schakelingen — is vaak niet groter dan een vingernagel en zou zonder bescherming binnen enkele seconden beschadigd raken. Chipverpakking (in het Engels chip packaging of semiconductor packaging) is het geheel van technieken waarmee die kwetsbare siliciumplakjes worden ingepakt, beschermd en aangesloten op de rest van een apparaat.

Lange tijd was verpakking een saai, ondergeschikt onderdeel van de chipindustrie: je maakte een chip, plakte er een beschermend omhulsel omheen en klaar. Dat is drastisch veranderd. Vergelijk het met een stad die niet meer verder de hoogte in kan bouwen omdat de bouwregels een limiet opleggen, maar wel ondergronds kan uitbreiden of gebouwen dichter naast en op elkaar kan zetten. Omdat het steeds moeilijker en duurder wordt om transistors op één plakje silicium nog kleiner te maken, zoekt de industrie de winst nu in slimmere manieren om meerdere chipjes dicht bij elkaar te plaatsen, te stapelen en supersnel met elkaar te laten communiceren. Verpakking is daarmee van bijzaak tot een van de belangrijkste innovatiegebieden in de hele chipindustrie geworden.

Wat is het precies?

Een chip ontstaat op een ronde plak silicium, een wafer genoemd, die in een fabriek (een fab) laag voor laag wordt bewerkt met licht, chemicaliën en metalen om er transistors en bedrading in te etsen. Na deze bewerking wordt de wafer in tientallen tot honderden losse stukjes gezaagd; elk stukje heet een die (meervoud: dies of dice). Zo'n kale die is broos, heeft microscopisch kleine contactpunten en kan niet zomaar op een printplaat worden geschroefd.

Verpakking bestaat traditioneel uit een paar stappen: de die wordt op een drager gelijmd, de contactpunten worden met flinterdunne draadjes of metalen bolletjes verbonden met de buitenwereld, en het geheel wordt afgedekt met een beschermende harslaag. Dit heet traditionele of 2D-verpakking: één die, één behuizing.

De nieuwe generatie technieken gaat veel verder. Bij 2,5D-verpakking worden meerdere dies niet los verpakt, maar naast elkaar geplaatst op een tussenlaag met extreem fijne bedrading, een zogeheten interposer. Denk aan een mini-printplaat met duizenden keren fijnere sporen dan een gewone printplaat, waardoor de chips razendsnel met elkaar kunnen praten. Bij 3D-verpakking gaat men nog een stap verder: dies worden letterlijk boven op elkaar gestapeld en met piepkleine verticale verbindingen, through-silicon vias (TSV's) genoemd, met elkaar verbonden — kleine tunneltjes dwars door het silicium heen.

Deze technieken maken ook chiplets mogelijk: in plaats van één grote, complexe chip te maken, knipt een fabrikant het ontwerp op in meerdere kleinere, gespecialiseerde stukjes (bijvoorbeeld een rekenkern, een geheugencontroller en een radiomodule) die apart geproduceerd en vervolgens in één verpakking samengevoegd worden. Dat lijkt op het bouwen van een meubelstuk uit standaardmodules in plaats van uit één massief blok hout: modules die niet goed zijn kun je vervangen zonder het hele stuk weg te gooien, en je kunt makkelijker modules van verschillende makelij combineren.

Wat wil men ermee bereiken?

De belangrijkste drijfveer is dat het steeds moeilijker en duurder wordt om transistors verder te verkleinen volgens de wet van Moore, de vuistregel dat het aantal transistors op een chip ongeveer elke twee jaar verdubbelt. Elke nieuwe procesgeneratie kost miljarden aan ontwikkeling en de fysieke en natuurkundige grenzen komen dichterbij. Door slimmer te verpakken kan de industrie toch meer rekenkracht in minder ruimte proppen, zonder op elk vlak een nieuwe, duurdere fabricagestap nodig te hebben.

Een tweede doel is snelheid en energiezuinigheid. Hoe verder twee chips fysiek uit elkaar liggen, hoe meer tijd en energie het kost om data tussen hen te verplaatsen. Door chips vlak naast of boven op elkaar te plaatsen, worden verbindingen duizenden keren korter dan wanneer ze via een printplaat met elkaar praten, wat de snelheid verhoogt en het energieverbruik verlaagt — cruciaal voor stroomvretende toepassingen zoals kunstmatige intelligentie.

Een derde doel is kostenbeheersing en flexibiliteit. Het maken van één grote, monolithische chip wordt onevenredig duurder naarmate hij groter wordt, omdat de kans op een productiefout toeneemt met het oppervlak. Door een ontwerp op te knippen in chiplets die apart geproduceerd worden, kunnen fabrikanten defecte onderdelen eruit filteren voordat ze worden samengevoegd, en kunnen ze onderdelen op de meest geschikte (en goedkoopste) technologie laten maken in plaats van alles op het duurste, nieuwste proces.

Voorbeelden uit de praktijk

Taiwanese chipreus TSMC ontwikkelde CoWoS (Chip-on-Wafer-on-Substrate), een 2,5D-verpakkingstechniek die inmiddels de norm is voor krachtige AI-chips. Nvidia gebruikt CoWoS al sinds de A100-chip (2020) en ook voor de latere H100 en de Blackwell-generatie (2024) om de rekenkern te combineren met stapels hoogsnelheidsgeheugen. De vraag naar CoWoS-capaciteit was in 2023 en 2024 zo groot dat het lange tijd de belangrijkste flessenhals was voor de productie van AI-chips, meer nog dan de chips zelf.

Intel ontwikkelde twee eigen technieken: EMIB (Embedded Multi-die Interconnect Bridge), waarbij een klein bruggetje van silicium in een gewone drager wordt ingebed om twee dies lokaal snel te verbinden, en Foveros, een 3D-stapeltechniek. Intels datacenter-gpu Ponte Vecchio (uitgebracht in 2022 als onderdeel van de Aurora-supercomputer) combineert beide technieken en bestaat uit meer dan veertig losse tiles. De consumentenchips uit de Meteor Lake-familie (Intel Core Ultra, eind 2023) waren de eerste Intel-pc-chips die met Foveros werden gebouwd uit losse tiles voor rekenkracht, grafische chip en verbindingen.

AMD gebruikt chiplets al langer in zijn Ryzen- en Epyc-processors, en zette met de MI300-serie (2023) een stap verder door met 3D-stapeltechniek (gebaseerd op TSMC's SoIC) reken- en geheugendies letterlijk op elkaar te stapelen tot één samengesteld pakket.

Apple gebruikte in de M1 Ultra-chip (2022) een techniek genaamd UltraFusion: twee volledige M1 Max-chips worden via een interposer zo nauw verbonden dat software ze als één enkele chip ziet.

Geheugenfabrikanten als SK Hynix, Samsung en Micron passen 3D-stapeling toe voor High Bandwidth Memory (HBM), waarbij acht tot twaalf geheugenlaagjes op elkaar worden gestapeld en via TSV's verbonden. Deze HBM-stapels zijn een essentieel onderdeel van vrijwel elke moderne AI-versneller.

Hoe ver is de techniek?

Geavanceerde verpakking is geen toekomstmuziek meer, maar wordt al op grote schaal commercieel toegepast in high-end chips voor AI, datacenters en premium smartphones en laptops. Tegelijk is de techniek nog volop in ontwikkeling en kent ze reële obstakels.

Een eerste obstakel is productiecapaciteit: geavanceerde verpakking vereist net zulke precieze en dure machines als het maken van de chips zelf, en de bouw van nieuwe fabrieken kost jaren. TSMC en anderen hebben de afgelopen jaren fors geïnvesteerd om capaciteitstekorten weg te werken, maar de vraag vanuit de AI-industrie blijft hard groeien.

Een tweede obstakel is warmte: hoe dichter chips op elkaar gepakt worden, hoe moeilijker het wordt om de warmte die ze produceren weg te voeren, zeker bij 3D-stapeling waarbij de onderste laag nauwelijks meer rechtstreeks contact heeft met een koelplaat. Onderzoekers experimenteren met koelkanaaltjes die dwars door de chipstapel zelf lopen.

Een derde punt is standaardisatie. Chiplets van verschillende fabrikanten laten samenwerken vereist afspraken over hoe ze elektrisch met elkaar praten. Daarom richtten grote spelers in 2022 het UCIe-consortium (Universal Chiplet Interconnect Express) op, met als doel een open standaard te maken zodat chiplets van verschillende bedrijven straks net zo makkelijk te combineren zijn als Lego-blokjes. Die standaard staat nog in een relatief vroeg stadium van adoptie.

Verder werkt de industrie aan backside power delivery, waarbij de stroomvoorziening van een chip via de achterkant van het silicium loopt in plaats van via de voorkant waar ook de signaalbedrading zit. Intel voerde dit in 2025 in bij zijn 18A-procestechnologie (met de PowerVia-techniek) als onderdeel van de bredere trend om verpakking en chipontwerp steeds nauwer met elkaar te verweven.

Wie werken eraan?

De drie grote chipfabrikanten die zowel de chips als de geavanceerde verpakking zelf in huis hebben, zijn TSMC (Taiwan), Intel (Verenigde Staten) en Samsung (Zuid-Korea). Daarnaast bestaat er een aparte industrietak van gespecialiseerde verpakkingsbedrijven, zogeheten OSAT's (Outsourced Semiconductor Assembly and Test), waarvan ASE Technology (Taiwan) en Amkor Technology (Verenigde Staten, met grote fabrieken in Azië) de grootste zijn.

Chipontwerpers als Nvidia, AMD, Apple en Qualcomm bepalen mede welke verpakkingstechnieken commercieel doorbreken, omdat zij de klanten zijn die de vraag naar specifieke technieken creëren. Onderzoeksinstituten zoals imec in België en universitaire chipsamenwerkingen in de Verenigde Staten en Japan doen fundamenteel onderzoek naar toekomstige stapel- en koeltechnieken.

Ook overheden mengen zich er nadrukkelijk in. De Amerikaanse CHIPS Act bevat naast steun voor chipfabrieken ook een apart programma gericht op geavanceerde verpakking (het National Advanced Packaging Manufacturing Program), vanuit de zorg dat verpakkingscapaciteit vandaag de dag grotendeels in Azië geconcentreerd is. Ook de Europese Chips Act noemt verpakking als aandachtsgebied, onder meer via investeringen bij imec.