Chiplet-architectuur: chips bouwen uit kleinere bouwstenen
Stel je voor dat je een ingewikkeld bouwwerk niet uit één gegoten betonblok maakt, maar uit losse, op maat gemaakte Lego-blokken die je vervolgens tegen elkaar klikt. Dat is in essentie wat chiplet-architectuur is: in plaats van één grote, complete chip te maken op één stuk silicium, wordt de chip opgeknipt in meerdere kleinere stukjes silicium — chiplets genoemd — die daarna in één behuizing (package) met elkaar worden verbonden. Voor de computer of telefoon die de chip gebruikt, gedraagt het geheel zich als één processor, ook al bestaat hij intern uit losse onderdelen.
Een bekend voorbeeld: de serverprocessors van AMD bevatten sinds 2019 geen enkele grote rekenkern-chip meer, maar meerdere kleine "rekenchiplets" rond één centrale "verkeersregelaar"-chip, allemaal naast elkaar gelijmd op een gedeelde drager. Dit klinkt als een detail voor ingenieurs, maar het raakt de kern van hoe we in de toekomst snellere en betaalbaardere chips blijven maken, nu het steeds moeilijker wordt om één stuk silicium groter en complexer te maken.
Wat is het precies?
Een computerchip begint als een dunne schijf silicium (een "wafer") waarop met licht en chemische processen miljarden minuscule schakelaars (transistors) worden gedrukt. Traditioneel wordt één volledige chip — bijvoorbeeld een processor met rekenkernen, geheugenbeheer en aansluitingen — in één keer op één aaneengesloten stuk silicium gemaakt. Dat heet een monolithische chip.
Het probleem is dat zo'n monolithische chip niet onbeperkt kan groeien. Ten eerste is er een fysieke grens aan hoe groot een enkel stuk silicium mag zijn dat in één keer belicht kan worden (de zogeheten "reticle limit", ruwweg 850 vierkante millimeter). Ten tweede geldt: hoe groter de chip, hoe groter de kans dat ergens een piepklein productiefoutje het geheel onbruikbaar maakt. Bij een grote chip gooi je bij zo'n foutje in één klap een duur stuk silicium weg.
Chiplet-architectuur lost dit op door de functies van de chip te verdelen over meerdere kleinere, zelfstandige stukjes silicium. Elk chiplet kan zelfs op een ander fabricageproces ("node") gemaakt worden — de rekenkernen op het nieuwste, duurste procedé, terwijl bijvoorbeeld de in- en uitgangscircuits op een ouder, goedkoper procedé blijven, omdat die toch niet profiteren van de nieuwste, kleinste transistors.
De losse chiplets worden vervolgens op een gedeelde drager (substraat) of tussenlaag (interposer) gemonteerd en met zeer fijne verbindingen — soms dunner dan een haar — met elkaar verbonden. Fabrikanten als TSMC (met een techniek genaamd CoWoS) en Intel (met Foveros en EMIB) hebben hiervoor gespecialiseerde verpakkingstechnieken ontwikkeld, waarbij chiplets naast elkaar (2,5D) of zelfs boven elkaar gestapeld (3D) worden geplaatst. Om te zorgen dat chiplets van verschillende fabrikanten straks ook met elkaar kunnen communiceren, is in 2022 de open standaard UCIe (Universal Chiplet Interconnect Express) gelanceerd.
Wat wil men ermee bereiken?
De belangrijkste drijfveer is economisch: kleinere chiplets hebben een veel hogere opbrengst (yield) bij de productie, omdat een productiefoutje nu maar een klein, goedkoop onderdeel raakt in plaats van een hele dure chip. Dat verlaagt de kosten per werkende chip aanzienlijk, zeker bij de nieuwste, duurste productieprocessen.
Daarnaast maakt het mixen van procestechnologieën het mogelijk om alleen te betalen voor de nieuwste techniek waar dat echt winst oplevert (rekenkracht), terwijl minder kritieke onderdelen op oudere, goedkopere lijnen blijven draaien. Chiplets maken het ook makkelijker om bestaande ontwerpen te hergebruiken: eenmaal ontwikkelde bouwstenen kunnen in meerdere productfamilies worden ingezet, wat ontwikkeltijd en -kosten bespaart.
Tot slot biedt de aanpak een uitweg uit de fysieke grenzen van monolithische chips: door chiplets te combineren kan de totale rekenkracht van een processor blijven groeien, ook nu het steeds duurder en moeilijker wordt om transistors verder te verkleinen. Sommigen zien chiplets daarom als een manier om de economische belofte van Moore's Law (grofweg: elke paar jaar meer rekenkracht voor hetzelfde geld) op een andere manier levend te houden.
Voorbeelden uit de praktijk
AMD was de eerste grote speler die chiplets mainstream maakte: de EPYC "Rome"-serverprocessors uit 2019 combineerden tot acht rekenchiplets (gemaakt op een 7-nanometerproces) met één centrale I/O-chiplet op een ouder, goedkoper 14-nanometerproces. Dezelfde aanpak vormde de basis van de gelijktijdig gelanceerde Ryzen 3000-processors voor consumenten.
Intel volgde met Ponte Vecchio (marktnaam Data Center GPU Max), een chip voor supercomputers die begin 2023 uitkwam en uit meer dan veertig losse tiles bestaat, verbonden via zowel Foveros (3D-stapeling) als EMIB (2,5D-verbinding). In december 2023 bracht Intel met Meteor Lake (Core Ultra) zijn eerste chiplet-ontwerp voor laptop- en desktopprocessors uit, waarmee de techniek ook in consumentenapparatuur belandde.
AMD zette in 2023 een volgende stap met de Instinct MI300-serie, waarin CPU-chiplets, GPU-chiplets én stapels HBM-geheugen (High Bandwidth Memory) in één enkel package worden gecombineerd, specifiek gericht op AI- en supercomputertoepassingen. Ook Apple experimenteerde met het idee: de M1 Ultra-chip uit 2022 bestaat uit twee identieke M1 Max-dies die via een eigen "UltraFusion"-verbinding worden samengevoegd tot één processor.
Hoe ver is de techniek?
Chiplets zijn geen toekomstmuziek meer: in servers, supercomputers en AI-versnellers is de aanpak sinds 2019 gangbare praktijk geworden, en sinds 2023 ook in gewone laptop- en desktopchips. De ontwikkeling gaat snel, mede gedreven door de explosieve vraag naar AI-chips.
Toch zijn er nog reële obstakels. De meeste chiplet-ontwerpen gebruiken op dit moment nog eigen, gesloten verbindingstechnieken van de fabrikant zelf; de open UCIe-standaard (versie 1.0 in 2022, met updates in 2023 en 2024) moet er nog voor zorgen dat chiplets van verschillende bedrijven probleemloos samenwerken, en die interoperabiliteit staat nog in de kinderschoenen. Verder is geavanceerde verpakkingscapaciteit — vooral CoWoS bij TSMC — een flessenhals gebleken: door de enorme vraag naar AI-chips zoals die van Nvidia was deze capaciteit in 2024 en 2025 langdurig overboekt. Ook blijven warmteafvoer, stroomvoorziening over meerdere chiplets heen, en het vooraf testen van losse, "bekend goede" chiplets (known-good-die testing) technisch en economisch lastige puzzels.
Wie werken eraan?
AMD en Intel zijn de bedrijven die chiplets het eerst grootschalig in hun processors toepasten en blijven daarin toonaangevend. Producenten als TSMC (Taiwan) en Samsung (Zuid-Korea) ontwikkelen de geavanceerde verpakkingstechnieken die chiplets fysiek mogelijk maken. Chipontwerpers als Arm en Qualcomm werken mee aan standaardisatie.
Die standaardisatie loopt via het UCIe-consortium, opgericht in 2022 door onder meer Intel, AMD, Arm, Qualcomm, Samsung, TSMC, Google, Meta, Microsoft en de verpakkingsspecialist ASE, met sindsdien tientallen extra leden uit de hele chipindustrie. Op onderzoeksgebied speelt het Belgische onderzoeksinstituut imec (Leuven) een belangrijke rol in verpakkings- en interconnectietechnologie, naast diverse universitaire onderzoeksgroepen wereldwijd. Geografisch ligt het zwaartepunt van de daadwerkelijke productie en verpakking sterk bij Taiwan en Zuid-Korea, terwijl de VS het gros van de chipontwerpers en de standaardisatie-initiatieven huisvest.